Микротренажер K1804+

Материал из Национальной библиотеки им. Н. Э. Баумана
Последнее изменение этой страницы: 13:43, 29 мая 2016.

Микропроцессорный комплект серии К1804

Комплект быстродействующих микропроцессорных БИС серии К1804 предназначен для построения микроЭВМ средней производительности, контроллеров и средств цифровой автоматики. Комплект может служить элементной базой СМ ЭВМ и рассчитан на реализацию структур машин с произвольной системой команд. Секционная архитектура БИС комплекта позволяет наращивать разрядность устройств. Способ управления БИС — микропрограммный. Ориентация на выбранную систему команд реализуется эмуляцией на микропрограммном уровне, путем занесения в ПЗУ необходимых для этого прошивок. На комплекте К1804 реализована микроЭВМ «Электроника-81» с унифицированными интерфейсами и системой команд.

Состав комплекта

В состав серии К1804 входят следующие БИС:

  1. два типа секционных центральных процессорных элементов (ЦПЭ);
  2. два типа секционных блоков микропрограммного управления (СБМУ);
  3. контроллер последовательностей микрокоманд (КИМ);
  4. блок микропрограммного управления (БМУ);
  5. секционный контроллер адреса (КА);
  6. параллельный регистр (РГ);
  7. блок ускоренного переноса (БУП);
  8. контроллер состояния (КС);
  9. три типа секционных магистральных приемопередатчиков (МПП);
  10. генератор синхронизации (ГСИ);
  11. многоцелевой буферный регистр (МБР);
  12. секционный 8-разрядный порт ввода / вывода (ПВВ).

Основные системные параметры и обозначения БИС комплекта К1804 приведены в табл. 1.

Таблица №1. Основные системные параметры БИС комплекта К1804 (6КО, 348.620ТУ)
Обозначение БИС Технология Разрядность, бит Наращиваемость Основное функциональное назначение Время цикла, нс Разрядность микрокоманды, бит Рассеиваемая мощность, ВА Тип корпуса
ЦПЭ1
К1804ВС1
ЦПЭ2
К1804ВС2
ТТЛШ

И2Л
4 + Арифметико-логическая обработка данных

То же, что и К1804ВС1, но с повышенными функциональными возможностями

100


120
9-17


9-20
1,47


1,75
2123.40-6


4134.48-2
СБМУ1
К1804ВУ1
СБМУ2
К1804ВУ2
ТТЛШ Управление порядком выбора микрокоманд 100 6-10 0,68 2121.28-6

2108.22-1
КПМ
К1804ВУ3
БМУ
К1804ВУ4
4-8

12
- Управление СМУ

Управление порядком выбора микрокоманд
50

95
4-5

6-18
0,60

1,70
201.16-11

2123.40-6
КА
К1804ВУ5
БУП
К1804ВР1
4 + Генерация адресов команд или микрокоманд

Организация цепей переноса АЛУ
7

15
5-11

1
0,70

0,51
2121.28-6

201.16-11
КС
К1804ВР2
4+4 - Управление сдвигом, переносом АЛУ. формирование условий переходов 60 13-21 1,60 2123.40-6
РГ
К1804ИР1
4 + Буферизация и электрическая развязка шин 50 1-2 0,68 201.16-11
МБР
К1804ИР2
8 45 1-4 0,19 2108.22-1
ПВВ
К1804ИРЗ
Организация систем ввода/вывода 30 1-6 0,48 2121.28-6
ГСИ
К1804ГГ1
4 - Синхронизация работы блоков ЦВМ 35 0-8 2108.22-1
МПП
К1804ВА1
МПП
К1804ВА2
+ Буферизация, электрическая развязка шин и организация систем ввода/вывода информации 36 1-5

1-4
4118.24-2
МППЗ
К1804ВАЗ
42 1-4 0,55 4118.24-2

Все БИС имеют напряжение питания (5 + 0,25) В и совместимы со стандартными ТТЛ-схемами. При использовании комплект дополняется ИС серий К531, К555, КПЗ, К533, БИС ЗУ серий К541, К556, К133 и другими совместимыми с ТТЛ ИС.

Центральный процессорный элемент К1804ВС1

Рис. 1. Блок-схема ЦПЭ

Большая интегральная схема ЦПЭ предназначена для арифметико-логической обработки данных и временного хранения результатов вычислений во встроенной регистровой памяти. Обладая секционной структурой, ЦПЭ позволяет за счет объединения нескольких БИС строить процессоры произвольной разрядности.

Блок-схема ЦПЭ приведена на рис. 1. В ее состав входят:

  1. 4-разрядное арифметико-логическое устройство (ALU);
  2. два сдвигателя (SHL1, SHL2);
  3. два регистра-защелки (RGA, RGB);
  4. два мультиплексора (MUX);
  5. рабочий регистр (QR);
  6. блок регистров общего назначения с организацией (RAM);
  7. декодер микрокоманд (DC).

Структура БИС хорошо приспособлена для обработки сложных алгоритмов арифметических операций. Описание выводов БИС приведено в табл. 2.

Таблица №2. Описание выводов БИС K1804BC1
Обозначение выводов Номер контакта Назначение вывода
DI(3-0) 22; 23; 24; 25 Входная 4-разрядная параллельная шина данных
DO(3-0) 39; 38; 37; 36 Выходная 4-разрядная параллельная шина данных
SR1, SL1, SR2, SL2 9; 8; 21; 16 Двунаправленные цепи сдвига информации в АЛУ и рабочем регистре
AA(3-0) 1; 2; 3; 4 4-разрядная параллельная шина адреса РОН (порт А)
AB(3-0) 20; 19; 18; 17 4-разрядная параллельная шина адреса РОН (порт В)
CI 32 Вход последовательного переноса АЛУ
CO 28 Выход последовательного переноса АЛУ
P, G 26; 29 Выходы разрешения и распространения параллельного переноса АЛУ
V 27 Выход признака переполнения результата
Z 11 Выход признака нуля результата
N 30 Выход знака результата
OE 40 Вход разрешения выдачи данных в DO (3—0)
MI(8-0) 6; 7; 5; 34; 33; 35; 14; 13; 12 9-разрядная параллельная входная шина микрокоманды
CLK 15 Вход синхронизации
UCC 10 Напряжение питания (+5 В)
GND 31 Напряжение питания (0 В)

Микросхема управляется 18-разрядной микрокомандой, включающей 9-разрядный код микрооперации, строб выдачи данных и два 4-разрядных адреса (RAM). Поля АА и АВ ведут выбор регистров на А и В входах MUX. Разряды МI(2-0) определяют выбор источников операндов (табл. 3), MI(8 — 6) - приемник результата (табл. 4), a MI(5 - 3) - операции ALU (табл. 5).

Таблица №3. Выбор источников операндов в БИС К1804ВС1
Мнемоника Микрокоманда MI(2-0) Источник операндов АЛУ
R S
AQ 0 0 0 A Q
AB 0 0 1 A B
ZQ 0 1 0 0 Q
ZB 0 1 1 0 B
ZA 1 0 0 0 A
DA 1 0 1 D A
DQ 1 1 0 D Q
DZ 1 1 1 D 0
Таблица №4. Выбор приемников результата в БИС К1804ВС1
Мнемоника Микрокоманда MI(8-6) Функция Код на DY Сдвигатель
RAM QR
RAM QR SR1 SL1 SR2 SL2
OREQ 0 0 0 - (QR):=(F) F X X X X
NOP 0 0 1 - - F X X X X
PAMA 0 1 0 (BR):=(F) - A X X X X
RAME 0 1 1 (BR):=(F) - F X X X X
RAMQD 1 0 0 (BR):=SLR(F) (OR):=SLR(QR) F F DI QR DI
RAMD 1 0 1 (BR):=SLR(F) - F F DI QR X
RAMQU 1 1 0 (BR):=SLL(F) (QR):=SLR(QR) F DI F DI QR
RAMU 1 1 1 (BR):=SLL(F) - F DI F X QR
Примечания: 1. SLL — сдвиг логический влево (в сторону старших разрядов). 2. SLR — сдвиг логический вправо (в сторону младших разрядов). 3. BR — регистр RAM, выбранный по входам АВ(3 —0). 4. «—» — пустая операция (NOP). 5. X — произвольное значение (Х є [0,1]).
Таблица №5. Операции ALU БИС К1804ВС1
Мнемоника Микрокоманда MI(5-3) Функция АЛУ Формирование сигналов на выходах
CO V
ADD 0 0 0 R+S+CI P P P P
SUBR 0 0 1 S-R+CI Аналогично R+S с заменой на
SUBS 0 1 0 R-S+CI Аналогично R+S с заменой на
OR 0 1 1 0 P P P P
AND 1 0 0 0
NOTRS 1 0 1 0 Аналогично с заменой на
EXOR 1 1 0 Аналогично с заменой на
EXNOR 1 1 1 *
* , где

Система микрокоманд обеспечивает высокое алгоритмическое быстродействие БИС. Например, наличие микрокоманд (BR, QR): = SLR (BR + AR, QR) и (BR, QR): = SLR (BR, QR) позволяет организовать обработку микропрограммы умножения модулей чисел с быстродействием один такт на разряд при размещении в QR — множителя, в AR - множимого с образованием произведений в BR и QR.

Являясь типичным представителем секционных микропроцессоров, имеющих микрокоманды с фиксированными полями, ЦПЭ обладает и недостатками, основным среди которых является очень большая разрядность управляющих кодов. Следует также отметить, что БИС К1804ВС1 выполняет только логические сдвиги, преобразование которых при умножении в арифметические осуществляется контроллером состояний К1804ВР2 (требующим для управления цепями сдвига и переноса еще пяти управляющих сигналов) или внешней логикой, реализованной на ИС серии К531. При расчете быстродействия к задержкам ЦПЭ нужно прибавлять задержки не только в БУП К1804ВР1, но и в контроллере состояний К1804ВР2.

Большая интегральная схема ЦПЭ не имеет конвейерного регистра микрокоманд и требует для их хранения использования пяти корпусов ИС К533ИР1. Разрядность конвейерного регистра может быть уменьшена на 8 бит при использовании временной диаграммы работы процессора, учитывающей наличие регистров-защелок данных на обоих выходах RAM (RGA, RGB).

Центральный процессорный элемент К1804ВС2

Рис. 2. Структура БИС ЦПЭ

Большая интегральная схема К1804ВС2 является ЦПЭ с повышенными алгоритмическими возможностями и ориентирована на обработку сложных арифметических алгоритмов. Обладая секционной структурой, ЦПЭ позволяет за счет объединения нескольких БИС строить процессоры произвольной разрядности.

Структура БИС ЦПЭ приведена на рис. 2, а, в ее состав входят:

  1. 4-разрядно арифметико-логическое устройство (ALU);
  2. два сдвигателя (SHL1 и SHL2);
  3. два мультиплексора (MUX): два регистра-защелки (RGA и RGB);
  4. рабочий регистр (QR);
  5. блок регистров общего назначения (RAM) с организацией 16x4;
  6. декодер микрокоманд (DC) и декодер нуля результата (DCZ);
  7. буферы выдачи данных и сигналов.

Микросхема К1804ВС1 выполняет все функции, присущие БИС К1804ВС1, и имеет ряд значительных преимуществ, особенно ценных для построения вычислительных устройств, ориентированных на эффективную обработку арифметический операций:

  • наличие трех шин данных DA, DB и DY, причем DB и DY являются двунаправленными;
  • расширенный набор операций АЛУ (семь арифметических и девять логических);
  • возможность выполнять как логические, так и арифметические сдвиги результата операции АЛУ (в отличие от БИС К1804ВС1 сдвинутый результат может быть в этом же такте выдан на шину DY);
  • наличие встроенных цепей для выполнения семи специальных функций (умножение чисел без знака, умножение чисел в дополнительном коде, деление чисел в дополнительном коде, нормализация одинарной длины, нормализация двойной длины, инкремент на 1 или на 2, преобразование числа со знаком в дополнительный код и обратно);
  • наличие встроенных цепей для генерации паритета ;
  • наличие встроенных цепей для размножения знака;
  • возможность работы как в двухадресном режиме , так и в трехадресном режиме ;
  • наличие входа разрешения записи в RAM — WE;
  • наличие выхода признака записи в RAM - MSW;
  • наличие входа IEN - разрешения записи в дополнительный регистр и разблокировки выхода MSW.

Описание выводов БИС К1804ВС2 приведено в табл. 6.

Таблица №6. Описание выводов БИС K1804BC2
Обозначение выводов Номер контакта Назначение вывода
DA(3-0) 6; 5; 4; 3 Входная 4-разрядная параллельная шина данных, порт А
DB(3-0) 26; 25; 24; 23 Двунаправленная 4-разрядная параллельная шина данных, порт В
DY(3-0) 19; 18; 17; 16 Двунаправленная 4-разрядная параллельная шина данных
AA(3-0) 27; 28; 29; 30 4-разрядная параллельная шина адреса РОН, порт А
AB(3-0) 47; 46; 45; 44 4-разрядная параллельная шина адреса РОН, порт В
SR1, SL1, SR2, SL2 48; 1; 21; 20 Двунаправленные цепи сдвига информации в АЛУ и рабочем регистре
MI(8-0) 32; 33; 34; 35; 9; 8; 7; 41; 42 9-разрядная параллельная входная шина микрокоманды
CI 10 Вход последовательного переноса АЛУ
CO 11 Выход последовательного переноса АЛУ
P, G 12; 14 Выходы разрешения и распространения параллельного переноса АЛУ (или переполнения и знака результата)
WE 37 Вход строба записи РОН, порт В
OEB 31 Вход строба выдачи данных в DB(3—0)
EA 2 Вход разрешения приема данных в АЛУ, порт А
OEY 15 Вход разрешения выдачи данных в DY(3 — 0)
LSS 39 Вход задания младшей позиции БИС
MSW 40 Вход задания старшей позиции БИС или выход признака записи в регистры ЦПЭ
IEN 38 Вход разрешения записи в рабочий регистр и триггер нуля (управляет индикацией данных на MSW)
Z 22 Вход управления или выход признака нуля результата
CLK 43 Вход синхронизации
UCC 36 Напряжение питания (+5 В)
GND 13 Напряжение питания (0 В)

ЦПЭ управляется 20-разрядной микрокомандой, включающей два поля выборки регистров (АА и АВ), 9-разрядный код функции и специальные управляющие сигналы. Код на входах ЕА, МI0 и ОЕВ определяет выбор источников операндов (табл. 7), код MI (4 — 1) определяет операции ALU (табл. 8), а код MI (8 — 5) — выбор приемников результатов, согласно табл. 9. При MI (4 — 1) = 0000 ALU выполняет специальные функции, заключающиеся в проверке состояния контакта Z и выполнения той или иной операции ALU в зависимости от кода на нем. Набор специальных функций ALU, определяемых кодом на МI(8 — 5), приведен в табл. 10.

Таблица №7. Выбор источников операндов в БИС К1804ВС2
Код на входах Операнд на R-входе АЛУ Операнд на S-входе АЛУ
EA MIO OEB
0 0 0 RGA RGB
0 0 1 RGA DB
0 1 X RGA QR
1 0 0 DA RGB
1 0 1 DA DB
1 1 X DA QR
Таблица №8. Операции ALU БИС К1804ВС2
Код микрокоманды MI(4-1) Функция ALU при MIO=1
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Примечание: при МIO = 0 и MI(4 -1) выполняется специальная функция
Таблица №9. Выбор приемников результатов ALU при MI(4 — 1) 0000, IEN = 0
Микрокоманда MI(8-5) Тип сдвига в SHL1 SL1 DY(3) DY(2) DY(1) DY(0) SR1 MSW Тип сдвига в SHL2 SL2 SR2
ст. ост. ст. ост. ст. ост.
0000 X X 0 -
0001 X X 0 -
0010 X X 0 X
0011 X X 0 X
0100 X X 0 -
0101 X X 1
0110 X X 1
0111 X X 0
1000 X 0 -
1001 X 0 -
1010 X 0 X
1011 X 0 X
1100 1 -
1101 1 X
1110 X 0 -
1111 0 -
Примечания: 1. SAR (SAL) — сдвиги арифметический правый (левый) и логический правый (левый) результата операции в ALU. 2. HZ — состояние высокого импеданса. 3. Ст. — в старшей позиции, ост. — в остальных позициях, P — признак равенства. 4. X — произвольное состояние, определяемое внешними сигналами.
Таблица №10.Специальные функции ALU при MI(4-1) = 0000, IEN = 0
Микрокоманда MI(8-5) Операция в ALU Тип сдвига в SHL1 SL1 SR1 Тип сдвига в SHL2 SL2 SR2 WE
ст. ост.
0000 при , при * X X 0
0010 при , при ** X X 0
0100 X X - 0
0101 при , при *** X X - 0
0110 при , при ** X X 0
0111 X 0
1010 X X 0
1100 при , при X X 0
1110 при , при X 0
Примечания: 1. Старшая позиция БИС обозначена «ст.». остальные — «ост.».
2. , HZ — состояние высокого импеданса.
3. X - произвольное значение входного сигнала.
4. Z - сигнал на выходе признака нуля результата
* В старшей позиции сигнал выдает на выход .
** В старшей позиции сигнал выдает на выход .
*** В старшей позиции сигнал выдает на вход .

В отличие от БИС К1804ВС1 этот ЦПЭ имеет входы задания старшей и младшей позиций LSS и MSW, благодаря чему нет необходимости коммутации цепей сдвигов в КС К1804ВР2, а наличие микроопераций как логических, так и арифметических сдвигов исключает необходимость управления типом сдвига на дополнительных схемах. Благодаря этим нововведениям исполнение микропрограммы умножения модулей, например, сводится к подаче на вход БИС в течение n тактов одного кода микрооперации. При этом БИС сама анализирует младший разряд множителя и делает условный переход, выполняя сдвиг числа двойной длины с суммированием множителя или без него. При умножении чисел в дополнительном коде эта же операция выполняется за два такта. Благодаря этому суммарная разрядность микрокоманда не превосходит длины управляющего слова в БИС К1804ВС1. При использовании микрокоманд арифметических сдвигов следует иметь в виду, что БИС К1804ВС2 выполняет их, как показано на рис. 2, б, что отличается от общепринятого представления об этих операциях. ЦПЭ не имеет встроенного конвейерного регистра микрокоманд.

Секционные блоки микропрограммного управления К1804ВУ1, К1804ВУ2

Рис. 3. Блок-схема БИС К1804ВУ1 и К1804ВУ2

Секционные 4-разрядные БИС К1804ВУ1 и К1804ВУ2 предназначены для построения устройств микропрограммного управления, адресующих произвольный объем ПЗУ. Наращивание разрядности адреса микрокоманд осуществляется за счет объединения нескольких СМУ по цепям переноса. При этом диапазон адресуемых ячеек составляет до , где n — число используемых БИС.

Блок-схема БИС К1804ВУ1 и К1804ВУ2 приведена на рис. 3, а, в их состав входят:

  1. 4-разрядный регистр начального адреса (RGX);
  2. 4-разрядный регистр (PC) с блоком инкремента (INС);
  3. 4-уровневый стек адресов микроподпрограмм (STACK) с регистром указателем стека (SP);
  4. мультиплексор (MUX);
  5. блоки схем ИЛИ (I) и И (&).

Описание выводов БИС приведено в табл. 11.

Таблица №11. Описание выводов БИС К1804ВУ1, ВУ2
Обозначение выводов Номер контакта Назначение вывода
ВУ1 ВУ2
DI(3-0) 7; 9; 11; 13 4; 5; 6; 7 Входная 4-разрядная параллельная шина принудительного адреса
DR(3-0) 2; 3; 4; 5 Отсутствует Входная 4-разрядная параллельная шина начального адреса
OR(3-0) 6; 8; 10; 12 Отсутствует Входная 4-разрядная параллельная шина маски адреса
MIA(3-0) 21; 20; 19; 18 15; 14; 13; 12 Выходная 4-разрядная параллельная шина адреса микрокоманды
Z 15 9 Вход установки нулевого адреса
S0, S1 17; 16 11; 10 Входы выбора источника адреса
RE 1 3 Вход строба записи в RGA
OE 22 16 Вход разрешения выдачи адреса в MI А (3 — 0)
CI 23 17 Вход последовательного переноса блока инкремента
CO 24 18 Выход последовательного переноса блока инкремента
PUP 26 20 Вход управления загрузкой/выгрузкой стека
FE 25 19 Вход разрешения работы стека
CLK 27 1 Вход синхронизации
UCC 28 2 Напряжение питания (+5 В)
GND 14 8 Напряжение питания (0 В)

Обе схемы реализованы на основе одного кристалла и отличаются верхним слоем металлизации. При этом К1804ВУ1 имеет 26 функциональных выводов и отличается наличием шин начального адреса (DR) и маски адреса (OR), благодаря чему имеет более функциональные возможности.

Микросхема К1804ВУ2 имеет 18 функциональных выводов, при этом исключается возможность реализации условных переходов в микропрограммах путем модификации адреса по шине маски (OR), а шина начального адреса (DI) совмещается с шиной принудительного адреса (DI), что требует в ряде случаев использования внешнего мультиплексора для подачи в нее адреса с выхода ПЗУ микрокоманд или ПЗУ стартовых адресов.

Код на входах S0, S1 задает источники адреса очередной микрокоманды, которыми могут являться:

  1. DI — шина принудительного адреса от ПЗУ микрокоманд;
  2. RG — занесенный в регистр адрес входа в микропрограмму;
  3. STACK — выбранный из стека адрес возврата в микроподпрограмму;
  4. PC — последовательный адрес, получаемый путем текущего инкремента.

После MUX адрес может быть модифицирован по шине OR с подстановкой вместо нулей единиц в определенные разряды кода. При подаче на потенциала логического нуля БИС генерирует адрес 0000, благодаря чему может осуществляться прерывание микропрограмм с переходом к адресу «нуль». В табл. 12 приведена система микрокоманд СМУ.

Таблица №12. Система микрокоманд СМУ К1804ВУ1, К1804ВУ2
Мнемоника Код на входах Выбор источника адреса
S1 S0
RGM 0 0 Счетчик микрокоманд
RGA 0 1 Регистр адреса
STACK 1 0 Стек
DI 1 1 Входная шина
Код на входах Адрес на шине MIA(i)
Z OE
X X 1 HZ
X 0 0 0
1 1 0 1
0 1 0 MUX(i)
Мнемоника Код на входах Операции в стеке
FE PUP
NOP 1 X Пустая операция
PUCH 0 1 Инкремент SP с последующей загрузкой в стек
POP 1 0 Выбор адреса из стека с последующим декрементом SP
Примечание: Здесь X — произвольное состояние, HZ — состояние высокого импеданса, MUX — данные с выхода мультиплексора, управляемого по входам S1, S0.

Ее анализ указывает на наличие двух основных режимов адресации ПЗУ:

  1. принудительного, когда адрес следующей ячейки задается в текущей микрокоманде;
  2. последовательного, когда адрес следующей ячейки получается сложением единицы с текущим адресом.

Использование стека позволяет при этом гибко адресовать микроподпрограммы, кратность вложения которых достигает четырех. Сохранение адреса начала микропрограммы в RG позволяет осуществлять зацикливание с возвратом к начальному адресу.

Адресация ПЗУ принудительно требует считывания из него 4n-разрядного кода в каждом такте, определяющего адрес следующей ячейки. При том достигается максимальная гибкость адресации ПЗУ. В режиме последовательной адресации СМУ управляется только одним разрядом, подаваемым на вход CI. Выбор ячеек возможен только в порядке возрастания их адресов, что обеспечивает меньшую гибкость. Для управления БИС в общем случае требуется (7+4n) разрядов ПЗУ, что при использовании трех СМУ для адресации 4К слов ПЗУ приводит к выделению 19 разрядов. Работа СМУ синхронизируется одной серией. СМУ К1804ВУ1 и К1804ВУ2 не имеют встроенного конвейерного регистра микрокоманд.

Контроллер последовательностей микрокоманд К1804ВУЗ

Микросхема КМП предназначена для сокращения разрядности микрокоманд, управляющих работой устройства управления, и по сути представляет собой дешифратор с пятью входами и восемью выходами, в котором зашиты 27 различных комбинаций управляющих сигналов.

Блок-схема БИС К1804ВУЗ приведена на рис. 3, б, а описание ее выводов — в табл. 13.

Таблица №13. Описание выводов БИС К1804ВУ1, К1804ВУ2
Обозначение выводов Номер контакта Назначение вывода
MI(3-0) 14; 13; 12; 11 Входная 4-разрядная шина инструкции
ME 1 Выход разрешения работы ПЗУ начального адреса
PE 9 Выход разрешения работы конвейерного регистра микрокоманд
CTL 6 То же загрузки счетчика циклов
CTE 7 То же счета счетчика циклов
FE 3 То же работы стека
PUP 2 Выход управления записью/считыванием стека
S0, S1 5; 4 Выходы управления мультиплексором БМУ
TST 10 Вход признака ветвления
OE 15 Вход разрешения выдачи микрокоманды
UCC 8 Напряжение питания (+5 В)
GND 16 Напряжение питания (0 В)

Четыре вывода MI(3 — 0) подключаются к выходу ПЗУ микрокоманд, один TST обычно используется для анализа условий, а выходы управляют всеми основными узлами микропрограммного устройства управления. Структура устройства управления, построенного на основе БИС К1804ВУ1 и К1804ВУ3, представлена на рис. 3. В ее состав входят около 20 корпусов СИС и БИС, не считая схем малой степени интеграции, используемых для организации конвейерного регистра микрокоманд.

В табл. 14 приведены система инструкций БИС КМП и операции в СМУ, производимые под ее управлением.

Таблица №14. Система инструкций БИС К1804ВУ3
Мнемоника Микрокоманда MI(3-0) TST Название операции Код на выходах БИС при OE=0 Операции в БИС К1804ВУ1 или К1804ВУ2
S0 S1 FE PUP CTL CTE ME PE MUX STACK PS
JZ 0000 X Переход в адрес 0 1 1 1 1 0 0 1 0 DI - -
CJS 0001 0 Переход к подпрограмме 0 0 1 1 1 1 1 0 PS - -
1 1 1 0 1 1 1 1 0 DI PUSH -
JMAP 0010 X Вход в команду 1 1 1 1 1 1 0 1 DI - -
CJP 0011 0 Безусловный переход из PC 0 0 1 1 1 1 1 0 PC - -
1 1 1 1 1 1 1 1 0 DI - -
PUSH 0100 0 Загрузка PC в стек 0 0 0 1 1 1 1 0 PC PUSH -
1 0 0 0 1 0 1 1 0 PC PUSH LOAD
JSRP 0101 0 Вход в две программы 0 1 0 1 1 1 1 0 RG PUSH -
1 1 1 0 1 1 1 1 0 DI PUSH -
SJV 0110 0 Безусловный переход из CT по заданному адресу 0 0 1 1 1 1 1 1 PC - -
1 1 1 1 1 1 1 1 1 DI - -
JRP 0111 0 Безусловный переход из CT 0 1 1 1 1 1 1 0 RG - -
1 1 1 1 1 1 1 1 0 DI - -
RECT 1000 0 Повторение при 1 0 1 0 1 0 1 0 ST - INC
1 0 0 0 0 1 1 1 0 PC POP -
RPCT 1001 0 Повторение при CT=0 1 1 1 1 1 0 1 0 DI - INC
1 0 0 1 1 1 1 1 0 PC - -
CPIN 1010 1 Возврат из подпрограммы 0 0 1 0 1 1 1 0 PC - -
0 1 0 0 0 1 1 1 0 ST POP -
CJPP 1011 0 Переход с выбором из стека 0 0 1 0 1 1 1 0 PC - -
1 1 1 0 0 1 1 1 0 DI POP -
LDCP 1100 X Загрузка CT и продолжение 0 0 1 1 0 1 1 0 PC - -
LOOP 1101 0 Организация цикла 1 0 1 0 1 1 1 0 ST - -
1 0 0 0 0 1 1 1 0 PC POP -
CONT 1110 X Последовательная адресация 0 0 1 1 1 1 1 0 PC - -
JP 1111 X Переход по заданному адресу 1 1 1 1 1 1 1 0 DI - -
Примечания: 1. При ОЕ = 1 на выходах БИС формируется код 11111111.
2. PUSH - инкремент SP с последующей загрузкой адреса в сек.
3. POP - выбор адреса из стека с последующим декрементом SP.
4. LOAD - загрузка.
5. X - произвольное значение сигнала (X є [0,1]).

Анализ системы микрокоманд блока микропрограммного управления, организованного на основе нескольких (обычно трех) СМУ и КМП, указывает на широкие возможности адресации ПЗУ, включающие принудительную и последовательную адресацию, вход в микропрограммы, переход между микропрограммами, организацию циклов и т. д. Следует заметить, что для обеспечения всех этих возможностей в состав устройства управления должны входить ПЗУ начальных адресов, регистр команд, счетчик цикла и мультиплексор признаков ветвлений. Суммарная разрядность микрокоманды, необходимой для управления устройством адресации ПЗУ, составляет около 20 — 24 бит. Микросхема КМП не имеет встроенного конвейерного регистра микрокоманд.

Блок микропрограммного управления К1804ВУ4

Рис. 4. Блок-схема БМУ К1804ВУ4

Микросхема предназначена для генерации последовательностей адресов микрокоманд разрядностью в 12 бит. БИС К1804ВУ4 не позволяет наращивать адрес за счет объединения нескольких микросхем и представляет собой законченное устройство с возможностями, адекватными трем объединенным БИС К1804ВУ2, управляемых одной БИС К1804ВУ3.

Блок-схема БМУ К1804ВУ4 приведена на рис. 4, в ее состав входят:

  1. 12-разрядный регистр-вычитающий счетчик, используемый для загрузки начального адреса и принудительной адресации (СТ), а также подсчета числа циклов;
  2. пятиуровневый стек адресов микропрограмм (STACK) с регистром — указателем стека (SP);
  3. 12-разрядный микропрограммный счетчик (PC) с блоком инкремента (INС);
  4. 4-входовой мультиплексор (MUX);
  5. декодер нулевого адреса (DC);
  6. схемы управления БМУ, выполненные в виде программируемой логической матрицы (PLA).

Описание выводов БМУ приведено в табл. 15.

Таблица №15. Описание выводов БМУ К1804ВУ4
Обозначение выводов Номер контакта Назначение вывода
DI(11-00) 27; 25; 23; 21; 19; 17; 4; 2; 40; 38; 36; 34 12-разрядная параллельная входная шина принудительного адреса
MIA(11-00) 28; 26; 24; 22; 20; 18; 3; 1; 39; 37; 35; 33 12-разрядная параллельная выходная шина адреса микрокоманд
MI(3-0) 8; 9; 11; 12 Входная 4-разрядная параллельная шина микрокоманд
CC 14 Вход условного перехода
EC 13 Вход разрешения анализа условия
OE 29 Вход разрешения выдачи адреса
CI 32 Вход разрешения счета
RE 15 Вход разрешения записи в регистр адреса
FL 16 Выход признака заполнения стека
ME 7 Выход разрешения работы ПЗУ начальных адресов
VE 5 Выход выбора источника адреса
PE 6 Выход разрешения работы конвейерного регистра микрокоманд
CLK 31 Вход синхронизации
UCC 10 Напряжение питания (+5 В)
GND 30 Напряжение питания (0 В)

Микросхема имеет совмещенную шину задания принудительного и начального адресов, что в ряде применений требует использования внешнего мультиплексора для подключения шины DI к выходам ПЗУ микрокоманд или ПЗУ начальных адресов микропрограмм. БИС не имеет встроенного конвейерного регистра микрокоманд, и ее работа синхронизируется одной серией. Сигналы RE и ОЕ обычно поступают из ПЗУ микрокоманд.

Работа БИС управляется 8-разрядной микрокомандой, подаваемой на входе, MI(3-0), ОЕ, ЕС, CI и RLD. В режиме принудительной адресации требуется дополнительно подача 12-разрядного адреса в шину DI, таким образом, суммарная разрядность микрокоманды в ПЗУ достигает 20 бит. Анализ системы микрокоманд (табл. 16) указывает на возможность эмуляции с помощью БИС всех микроопераций, выполняемых набором из трех СМУ К1804ВУ2 и КМП К1804ВУ3. При этом БМУ обладает и рядом преимуществ, к числу которых следует отнести:

  1. большую кратность вложения микропрограмм (до пяти уровней);
  2. возможность последовательного счета адресов в двух регистрах СТ и PC в противоположных направлениях; подсчет числа циклов в БМУ (до 4096 итераций).
Рис. 5. Специфика использования различных микрокоманд БМУ
Таблица №16. Система микрокоманд БМУ К1804ВУ4
Мнемоника Микрокоманда MI(3-0) Название операции Состояние CT Действие при EC, CC=01 Действие при EC, CC=10 Установка CT Выдаваемый сигнал
MIA STACK MIA STACK
JZ 0000 Переход адреса в нуль X 0 CLEAR 0 CLEAR -
CJS 0001 Переход к подпрограмме X PC - DI PUSH -
JMAP 0010 Вход в команду X DI - DI - -
CJP 0011 Безусловный переход из PC X PC - DI - -
PUSH 0100 Загрузка PC в стек X PC PUSH PC PUSH *
JSRP 0101 Вход в две подпрограммы X CT PUSH DI PUSH -
CJV 0110 Безусловный переход из СТ по заданному адресу X CT - DI - -
JRP 0111 Безусловный переход из СТ X CT - DI - -
RFCT 1000 Повторение при ST - ST - DEC
=0 PC POP POP POP -
RPCT 1001 Повторение при DI - DI - DEC
=0 PC - PC - -
RFTN 1010 Возврат из подпрограммы X PC - ST POP -
CJPP 1011 Переход с выбором из стека X PC - DI POP -
LDCT 1100 Загрузка СТ и продолжение X PC - PC - LOAD
LOOP 1101 Организация цикла X ST - PC POP -
CONT 1110 Последовательная адресация X PC - PC - -
TWB 1111 Ветвление в три точки ST - PC POP DEC
=0 DI POP PC POP -
Примечания: 1. СLEAR — очистка.
2. PUSH — инкремент SR с последующей загрузкой адреса в стек.
3. POP — выбор адреса из стека с последующим декрементом SR.
4. LOAD — загрузка.
5. X — произвольное значение сигнала (Х є [0,1]).
* При — загрузка, иначе пустая операция (—).

Отличительными особенностями БИС являются генерация трех дополнительных сигналов управления VE, РЕ, ME и выработка сигнала заполнения стека FL. Специфику использования различных микрокоманд БМУ иллюстрирует рис. 5.

Контроллер адреса К1804ВУ5

Рис. 6. Функциональная схема БИС К1804ВУ5

Секционный 4-разрядный контроллер адреса К1804ВУ5 предназначен как для формирования и обработки адресов команд и операндов (программный уровень), так и для формирования адресов микрокоманд (микропрограммный уровень). Наращивание разрядности КА осуществляется за счет объединения нескольких БИС по цепям переноса с возможностью использования блока ускоренного переноса.

Функциональная схема БИС К1804ВУ5 приведена на рис. 6, в ее состав входят:

  1. 4-разрядный регистр RG;
  2. 4-разрядный двухвходовой сумматор SM;
  3. счетчик команд (PC);
  4. блок инкремента счетчика команд INC;
  5. семнадцати-уровневый 4-разрядный стек RF;
  6. указатель вершины стека SP;
  7. дешифратор микрокоманд DC;
  8. три мультиплексора MUX;
  9. выходные вентили адресной шины.

Описание выводов БИС приведено в табл. 17.

Таблица №17. Описание выводов БИС К1804ВУ5
Обозначение выводов Номер контакта Назначение вывода
MI(4-0) 24; 25; 26; 27; 1 Входная 5-разрядная параллельная шина микрокоманд. Определяет операцию
IE 22 Вход разрешения микрокоманды
CC 23 Вход условия позволяет подменить выполнение операций 16 — 31 на операцию 1 (см. табл. 18)
RE 21 Вход разрешения записи данных в RG
CI 7 Вход переноса сумматора
CO 13 Выход последовательного переноса сумматора
P, G 16; 12 Выходы распространения и подготовки ускоренного переноса сумматора
KI 4 Вход переноса счетчика команд
KO 6 Выход переноса счетчика команд
DY(3-0) 11; 10; 9; 8 Трехстабильная выходная параллельная 4-разрядная шина адреса
OE 5 Вход разрешения выдачи адреса
DI(3-0) 17; 18; 19; 20 Входная 4-разрядная параллельная шина. Используется для загрузки регистров КА
EMP 3 Выход признака пустоты стека
FL 2 Выход признака заполнения стека
CLK 15 Вход синхронизации записи в регистры и cтек (активен положительный фронт)
UCC 28 Напряжение питания (+5 В)
GND 14 Напряжение питания (0 В)

Работа КА синхронизируется одной синхросерией CLK. Сигналы и RE обычно подаются в КА с выходов ПЗУ микрокоманд. Вход разрешения микрокоманды IE используется для блокировки внутренних регистров (при IE = 0 во все регистры возможна запись информации по микрокомандам, а при IE = 1 все регистры, кроме RG, заблокированы). Запись в RG управляется входом RE.

Семнадцатиуровневый стек RF используется для организации вложения программ или микропрограмм, при этом выходы ЕМР и FL индицируют его состояние. При заполнении стека FL = 0. Система микрокоманд КА приведена в табл. 18.

Таблица №18. Система микрокоманд контроллера адреса К1804ВУ5
Мнемоника Микрокоманда Номер операции Название операции Адрес на DY(3-0) Установка регистров
MI(4-0) CC IE PC RG RF SP
(RE=0) (RE=1)
- X X X X X X 1 - Не определено * - DI - - -
PRST 0 0 0 0 0 X 0 0 Сброс 0 0+KI DI - - 0
FPC 0 0 0 0 1 X 0 1 Выборка PC PC PC+KI DI - - -
FR 0 0 0 1 0 X 0 2 Выборка RG RG PC+KI DI - - -
FD 0 0 0 1 1 X 0 3 Выборка DI DI PC+KI DI - - -
FRD 0 0 1 0 0 X 0 4 Выборка (DI-RG) DI+RG+CI PC+KI DI - - -
FPD 0 0 1 0 1 X 0 5 Выборка (DI+PC) DI+RC+CI PC+KI DI - - -
FPR 0 0 1 1 0 X 0 6 Выборка (RG+PC) RG+RC+CI PC+KI DI - - -
FSD 0 0 1 1 1 X 0 7 Выборка DI+RF DI+RF+CI PC+KI DI - - -
FPLR 0 1 0 0 0 X 0 8 Засылка PC в RG PC PC+KI PC PC - -
FRDR 0 1 0 0 1 X 0 9 Засылка (RG+DI) в RG DI+RG+CI PC+KI SM SM - -
PLDR 0 1 0 1 0 X 0 10 Засылка DI в RG PC PC+KI DI - - -
PSHR 0 1 0 1 1 X 0 11 Загрузка PC в стек PC PC+KI DI - PC SP+1
PSHD 0 1 1 0 0 X 0 12 Загрузка DI в стек PC PC+KI DI - DI SP+1
POPS 0 1 1 0 1 X 0 13 Выгрузка из стека SF PC+KI - - - SP-1
POPC 0 1 1 1 0 X 0 14 Выгрузка PC из стека PC PC+KI - - - SP-1
HOLD 0 1 1 1 1 X 0 15 Сохранение PC PC - DI - - -
- 1 X X X X 1 0 16-31 Выборка PC (аналогично операции 1) PC PC+KI DI - - -
JMPR 1 0 0 0 0 0 0 16 Переход по RG RG RG+KI DI - - -
JMPD 1 0 0 0 1 0 0 17 Переход по DI DI DI+KI DI - - -
JMPZ 1 0 0 1 0 0 0 18 Переход к 0 0 0+KI DI - - -
JPRD 1 0 0 1 1 0 0 19 Переход к (RG+DI) RG+DI+CI SM+KI DI - - -
JPPD 1 0 1 0 0 0 0 20 Переход к (PC+DI) PC+DI+CI SM+KI DI - - -
JPPR 1 0 1 0 1 0 0 21 Переход к (PC+RG) PC+RG+CI SM+KI DI - - -
JSBD 1 0 1 1 0 0 0 22 Переход ПП по RG RG RG+KI DI - PC SP+1
JSBD 1 0 1 1 1 0 0 23 Переход к ПП по DI DI DI+KI DI - PC SP+1
JSBZ 1 1 0 0 0 0 0 24 Переход к ПП по 0 0 0+KI DI - PC SP+1
JSRD 1 1 0 0 1 0 0 25 Переход к ПП по (RG+DI) RG+DI+CI CM+KI DI - PC SP+1
JSPD 1 1 0 1 0 0 0 26 Переход к ПП по (PC+DI) PC+DI+CI SM+KI DI - PC SP+1
JSPR 1 1 0 1 1 0 0 27 Переход к ПП по (PC+RC) PC+RG+CI SM+KI DI - PC SP+1
JSPR 1 1 1 0 0 0 0 28 Возврат по стеку SF SF+KI DI - - SP-1
RTS
RTSD 1 1 1 0 1 0 0 29 Возврат по (SF+DI) SF+DI+CI CM+KI DI - - SP-1
CHLD 1 1 1 1 0 0 0 30 Условное хранение PC - DI - - -
PSUS 1 1 1 1 1 0 0 31 Остановка ZH - DI - - -
Примечание: SM — выход ALU (DY = SM при OE = 0);
при OE = 1 на DY устанавливается состояние ZH;
ZH — состояние высокого сопротивления;
X — произвольное значение (Х є [0,1]).
* При IE = 1 на шину DY(3-0) выводится информация, определяемая МI(3-0) и СС так же, как и при IЕ = 0.

Контроллер состояний К1804ВР2

Рис. 7. Структурная схема контроллера состояний
Рис. 8. Функциональная схема 16-разрядного процессора
Рис. 9. Типы сдвигов данных в ЦПЭ

Микросхема КС предназначена для управления цепями сдвига, переноса и формирования признаков ветвлений программ и микропрограмм процессоров, построенных на основе секционных ЦПЭ К1804ВС1.

Структурная схема контроллера состояний приведена на рис. 7, в её состав входят:

  1. мультиплексоры сдвигов SH MUX, переносов С MUX, проверки признаков ветвлений TST MUX и три 4-разрядных мультиплексора информационных цепей MUX;
  2. регистры признаков ветвлений микропрограмм NRG и программ MRG;
  3. дешифратор микроопераций DC.

Описание выводов КС приведено в табл. 19.

Таблица №19. Описание выводов КС К1804ВР2
Обозначение выводов Номер контакта Назначение вывода
I(C,Z,N,V) 12; 9; 14; 16 Входная 4-разрядная параллельная шина признаков условных переходов
EC, EZ, EN, EV 11; 8; 13; 15 Входы разрешения записи меток С, Z, N, V в регистр состояния программ
CEM 7 Входы разрешения записи меток в регистры состояния программ и микропрограмм
Y(C, Z, N, V) 31; 32; 29; 28 Выходная 4-разрядная параллельная шина признаков условных переходов
OEY 20 Вход разрешения выдачи меток
MI (12-0) 23; 22; 38; 39; 40; 1; 3; 4; 5; 6; 21; 19; 18 Входная 13-разрядная параллельная шина микрокоманд
C1 24 Вход переноса подключается к СО АЛУ
CO 25 Выход переноса подключается к C1 АЛУ
SR1, SL1, SR2, SL2 35; 36; 33; 34 Двунаправленные цепи распространения сдвигов в ЦПЭ
CC 27 Выход условия перехода
OECT 26 Вход разрешения выдачи условия
SE 37 Вход разрешения выполнения сдвига
CLK 17 Вход синхронизации
UCC 10 Напряжение питания (+5 В)
GND 30 Напряжение питания (0 В)

В составе БИС можно выделить три блока с функционально-различным назначением:

  1. логику формирования сдвигов SH MUX;
  2. логику управления переносами С MUX и DC;
  3. логику формирования признаков ветвлений программ и микропрограмм MRG, NRG, TST MUX и MUX.

Принципы использования КС поясняются приведенной на рис. 8 функциональной схемой 16-разрядного процессора, где БИС «вставляется в разрыв» цепи сдвигов и переносов между ЦПЭ, находящимися в старшей и младшей позиции. Так как в самих ЦПЭ К1804ВС1 нет входов задания позиции, то КС формирует необходимые коды на входах сдвигов и таким образом трансформирует логические сдвиги данных в ЦПЭ в логические, арифметические или циклические сдвиги данных в процессоре, генерирует сигналы входного переноса и управляет входом ветвлений устройства микропрограммного управления. Для прерывания подпрограмм с сохранением и восстановлением содержимого регистра состояний процессора в БИС предусмотрена возможность записи информации в MRG и NRG из входной шины I (С, Z, N, V) и выдачи их содержимого в выходную шину Y (С, Z, N, V).

В MRG и NRG имеется по четыре триггера, предназначенных для хранения признаков С — переноса, Z — нуля. N — знака, V — переполнения. При реализации специализированных систем в этих триггерах могут храниться и другие признаки, что достигается коммутацией сигналов на входной и выходной шинах.

Управление сигналами переноса осуществляется 2-разрядной микрокомандой, поступающей на входы MI(12 — 11), и сигналами MI(5, 3, 21) согласно табл. 20. При этом на вход переноса ЦПЭ, стоящего в младшей позиции, могут быть поданы перенос из предыдущего такта, сохраненный в NRG, сдвиг из SHMX, 0, 1 или значение входного переноса, считанное из ПЗУ микрокоманд.

Таблица №20. Управление сигналами переноса
Код микрокоманды Сигнал на выходе CO
MI12 MI11 MI15 MI3 MI2 MI1
0 0 X X X X 0
0 1 X X X X 1
1 0 X X X X CI
1 1 0 0 X X NC
1 1 0 X 1 X NC
1 1 0 X X 1 NC
1 1 0 1 0 0
1 1 1 0 X X MC
1 1 1 X 1 X MC
1 1 1 X X 1 MC
1 1 1 1 0 0

Управление типом сдвига осуществляется микрокомандой, поступающей на входы MI(10—6) согласно табл. 21. При этом в качестве входных переменных могут использоваться сигналы на выводах сдвига и шине I (С, N, V, Z). Все типы сдвигов данных в ЦПЭ, образуемых с помощью КС, иллюстрируются рис. 9, где MI(10—6) дано в восьмеричном коде; BR и QR имеют старшие разряды слева.

Таблица №21. Управление выполнением сдвигов (при SE = 0)
MI*(10-6) Информация на выходах сдвигов КС Загрузка в МС MI*(10-6) Информация на выходах сдвигов КС Загрузка в МС
SL1 SR1 SL2 SR2 SL1 SR1 SL2 SR2
00 HZ 0 HZ 0 - 20 0 HZ 0 HZ SR1
01 HZ 1 HZ 1 - 21 1 HZ 1 HZ SR1
02 HZ 0 HZ MN SL1 22 0 HZ 0 HZ -
03 HZ 1 HZ SL1 - 23 1 HZ 1 HZ SR1
04 HZ MC HZ SL1 - 24 SR2 HZ 0 HZ SR1
05 HZ MN HZ SL1 - 25 SR2 HZ 1 HZ SR1
06 HZ 0 HZ SL1 - 26 SR2 HZ 0 HZ -
07 HZ 0 HZ SL1 SL2 27 SR2 HZ 1 HZ -
00 HZ 0 HZ 0 - 20 0 HZ 0 HZ SR1
00 HZ 0 HZ 0 - 20 0 HZ 0 HZ SR1
10 HZ SL1 HZ SL2 SL1 30 SR1 HZ SR2 HZ SR1
11 HZ MC HZ SL2 SL1 31 MC HZ SR1 HZ SR1
12 HZ SL1 HZ SL2 - 32 SR1 HZ SR1 HZ -
13 HZ IC HZ SL1 - 33 MC HZ 0 HZ -
14 HZ MC HZ SL1 SL2 34 SR2 HZ MC HZ SR1
15 HZ SL2 HZ SL1 SL2 35 SR2 HZ SR1 HZ SR1
16 HZ HZ SL1 - 36 SR2 HZ MC HZ -
17 HZ SL2 HZ SL1 - 37 SR2 HZ SR1 HZ -
Примечание: HZ — высокоимпедансное состояние выхода; «—» — отсутствие операции загрузки МС.
* Кодировка MI в восьмеричном коде

Управление регистрами состояния осуществляется кодом на MI(5—0) согласно табл. 22, при этом в качестве дополнительных разрядов управления используются сигналы выбора регистров , и сигналы выбора триггеров SRG (, , , ), благодаря чему возможна селекция как регистров, так и отдельных триггеров в MRG. Управление выходом кода условия СС задается табл. 23.

Таблица №22. Операция загрузки регистров
Операции в NRG Операции в MRG
Код в MI*(5-0) CEN=0 Код в MI*(5-0) CEM=EZ=EC=EN=EV=0
00
01
02
03



00
01
02
03
05




06; 07 (NZ):=(IZ),
(NC):=(IС),
(NN):=(IN),
(NV):=(IV+ NV)
04 (MZ):=(IZ),
(МC):=(MV),
(МN):=(IN),
(MV):=(MC)
10
11
12
13
14
15
16
17
(NZ):=0
(NZ):=1
(NC):=0
(NC):=1
(NN):=0
(NN):=1
(NV):=0
(NV):=1
10; 11;
30; 31;
50; 51;
70; 71
(MZ):=(IZ),
(MC):=(IС),
(MN):=(IN),
(MV:=(IV)
30; 31;
50; 51;
70; 71
(NZ):=(IZ),
(NC):=(IС),
(NN):=(IN),
(NV):=(IV)
06; 07;
12-17; 20-27;
32-37; 40-47;
52-67; 72-77
(MZ):=(IZ),
(MС):=(IС),
(MN):=(IN),
(MV):=(IV)
04; 05;
20-27;
32-47;
52-67;
72-77
(NZ):=(IZ),
(NC):=(IС),
(NN):=(IN),
(NV):=(IV)
Примечание. Команды сдвигов с участием разряда переноса загружают МС независимо от кода MI(5—0)
* Восьмеричная кодировка микрокоманды.
Таблица №23. Управление выходом кода условия
Код микрокоманды* Правила образования выходного сигнала СС, индицируемого при ОЕС — 0
MI(3-0) MI(5,4)=00 MI(5,4)=01 MI(5,4)=10 MI(5,4)=11
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
* Шестнадцатиричный код.

Стробы выдачи , и отпирают выходные каскады шин Y (С, Z, N, V), СС и сдвигов, благодаря чему достигается необходимая гибкость управления БИС.

Правила управления выдачей информации в шину Y (С, Z, N, V) задает табл. 24, а табл. 25 — критерии для оценки результата операции вычитания (А — В) в БИС центрального процессора.

Суммарная разрядность поля ПЗУ управляющего КС составляет 15 - 20 бит. БИС не имеет встроенного конвейерного регистра микрокоманд.

Таблица №24. Управление выходной шиной
Код на входах управления Код на шине Y (С, Z, N, V)
OEY MI5 MI4
1 X X Y (С, Z, N, V):=HZ
0 0 X Y (С, Z, N, V):=(NRG)
0 1 0 Y (С, Z, N, V):=(MRG)
0 1 1 Y (С, Z, N, V):=I(С, Z, N, V)
Примечания: 1. При МI(5 - 0) = 00000 шина Y(С, Z, N, V) является входом независимо от OEY.
2. X — произвольное значение (Х є [0,1]).
3. НZ — высокоимпедансное состояние выхода.
Таблица №25. Правила сравнения чисел после вычитания (A-B)
Комбинации A и B Для чисел без знака Для чисел в дополнительном коде
Состояние MRG или NRG MI(3-0) Состояние MRG или NRG MI(3-0)
CC=1 CC=0 CC=1 CC=0
4 5 4 5
5 4 5 4
A B 3 2
B A 2 3
Д С 1 0
С Д 0 1
Примечания: 1. МI(3—0) в шестнадцатиричном коде.
2. Для К1804ВУ4 на вход СС следует подавать выход КС СС = 0.

Блок ускоренного переноса К1804ВР1

Микросхема блока ускоренного переноса предназначена для организации цепей распределения переносов — 16-разрядных процессоров, построенных на основе четырех БИС К1804ВС1 или К1804ВС2, и имеет выводы с функциональным назначением и цоколевкой, адекватной ИС К133ИП4, К155ИП4, К134ИП4, ее отличие сводится к обеспечению несколько меньшего времени задержек.

Параллельный регистр К1804ИР1

Рис. 10. Структурная схема РГ

Микросхема представляет собой 4-разрядный регистр для хранения данных и подключения к общей шине микроЭВМ. Описание выводов ИС приведено в табл. 26.

Таблица №26. Описание выводов К1804ИР1
Обозначение выводов Номер контакта Назначение вывода
DI(3-0) 15; 12; 4; 1 Входная 4-разрядная паралельная шина данных
DO(3-0) 14; 11; 5; 2 Выходная 4-разрядная параллельная шина данных (обычные ТТЛ выходы)
DY(3-0) 13; 10; 6; 3 То же (выходы с тремя состояниями)
OE 7 Вход разрешения выдачи в DY(3 — 0)
CLK 9 Вход Синхронизации
UCC 16 Напряжение питания (+5 В)
GND 6 Напряжение питания (0 В)

Структурная схема РГ приведена на рис. 10. Запись информации в регистр производится по положительному перепаду сигнала на входе синхронизации. Выдача данных в шину DY стробируется низким потенциалом на входе ОЕ.

Нагрузочная способность выходов составляет 20 мА при напряжении

Магистральные приемопередатчики К1804ВА1, К1804ВА2, К1804ВА3

Рис. 11. Структура ИС МПП1, МПП2 и МПП3

Микросхемы предназначены для буферизации, электрической развязки и организации систем ввода/вывода информации. Структура ИС МПП1, МПП2 и МПП3 приведена на рис. 11, а, б и в соответственно.

В состав МПП входят:

  1. RG1, RG2 - 4-разрядные регистры данных;
  2. MUX — входные мультиплексоры (ВА1, ВА3);
  3. M1, М2 — схемы контроля четности (ВА2, ВА3);
  4. выходные усилители магистралей DO и DR;
  5. выходные мультиплексоры контрольного бита (ВА2, ВА3).

Запись информации в RG1 во всех МПП производится положительным фронтом WR1, а в RG2 — низким потенциалом WR2. Магистрали DO и DR имеют выходные каскады с ТРС.

Описание выводов ИС МПП приведено в табл. 27—29, а временных параметров — в табл. 30, 31.

Таблица №27. Описание выводов ИС К1804ВА1
Обозначение выводов Номер контакта Назначение вывода
DA(3-0) 20; 16; 8; 4 4-разрядная параллельная входная шина данных
DB(3-0) 21; 15; 9; 3 4-разрядная параллельная входная шина данных
DO(3-0) 19; 17; 7; 5 4-разрядная двунаправленная шина данных (три состояния)
DR(3-0) 22; 14; 10; 2 4-разрядная параллельная выходная шина (три состояния)
SED 13 Вход управления мультиплексором (0 — DA, 1 — DB)
WR1, WR2 23; 1 Входы стробов записи в RG1, RG2
EDO, EDR 11; 12 Входы стробов чтения информации в DO(3-0) и DR(3-0)
UCC 24 Напряжение питания (+5 В)
GND 6; 18 Напряжение питания (0 В)
Таблица №28. Описание выводов ИС К1804ВА2
Обозначение выводов Номер контакта Назначение вывода
DA(3-0) 17; 13; 7; 3 4-разрядная параллельная входная шина данных
DO(3-0) 19; 17; 7; 5 4-разрядная параллельная двунаправленная шина данных (три состояния)
DR(3-0) 18; 12; 8; 2 4-разрядная параллельная выходная шина данных (три состояния)
M 10 Выход контроля четности магистралей DA(3-0), DR(3-0)
WR1, WR2 19; 1 Входы стробов записи данных в регистры RG1, RG2
EDO, EDR 9; 11 Входы стробов выдачи данных в магистрали DO(3-0) и DR(3-0)
UCC 20 Напряжение питания (+5 В)
GND 5; 15 Напряжение питания (0 В)
Таблица №29. Описание выводов ИС К1804ВА3
Обозначение выводов Номер контакта Назначение вывода
DA(3-0) 20; 16; 8; 4 4-разрядная параллельная выходная шина данных
DB(3-0) 21; 15; 9; 3 4-разрядная параллельная входная шина данных
SED 13 Вход управления мультиплексором (0 — DA, 1 — DB)
WR1, WR2 23; 1 Входы стробов записи данных в регистры RG1, RG2
DO(3-0) 19; 17; 7; 5 4-разрядная двунаправленная шина данных (три состояния)
DR(3-0) 22; 14; 10; 2 4-разрядная выходная шина (три состояния)
M 12 Выход схемы контроля четности входов RG1 и выходов RG2
EDO 11 Вход строба выдачи данных в шину DO(3-0) и вход управления мультиплексором контроля четности
UCC 24 Напряжение питания (+5 В)
GND 6; 18 Напряжение питания (0 В)
Таблица №30. Время предустановки (tSU) и удержания (tP) сигналов МПП серии К1804, нс
Обозначение выводов Сигнал отсчета К1804ВА1 К1804ВА2 К1804ВА3
tSU tP tSU tP tSU tP
DA(3-0) WR1
DB(3-0) (Фронт LH)
SED - - -
DO(3-0) WR2 (отрицательный потенциал)
Таблица №31. Задержки распространения сигналов в МПП серии К1804, нс
От входа До входа К1804ВА1 К1804ВА2 К1804ВА3
typ max typ max typ max
WR1 DO(3-0) 21 21 21
EDO DO(3-0) 13 13 13
DO(3-0) DR(3-0) 18 18 18
WR2 DR(3-0) 21 21 21
EDR DR(3-0) 14 14 - -
DA(3-0) M - - 21 32
DO(3-0) M - - 21 21
WR2 M - - 21 21

Основные электрические и временные параметры БИС комплекта К1804

Рис. 12. Электрические схемы каскадов БИС К1804

Микросхемы серии К1804 разработаны на основе технологии маломощной транзисторно-транзисторной логики с диодами Шоттки и полностью согласуются по входным и выходным параметрам со стандартными TTЛ-схемами и характеризуются высоким рассеиванием энергии, что в ряде применений требует специальных мер по отводу теплоты от блоков или плат. Например, процессор микроЭВМ «Электроника-81», работающий в диапазоне рабочих температур от —10 до +70°C, с целью отвода теплоты должен обдуваться воздухом от вентилятора.

Значения основных электрических и эксплуатационных параметров БИС комплекта приведены в табл. 32. а основные временные параметры — в табл. 33.

Таблица №32. Основные электрические и эксплуатационные параметры БИС серии К1804
Наименование параметра Условие измерения Значение
min max
Напряжение источника питания UCC, В ICC=UCC HOM, TATB=+25 ° C 4,75 5,25
Входное напряжение:
логического нуля UIL, В
логической единицы UIH, В

UCC=min,
UCC=max

0
2,0

0,8
3,3
Выходное напряжение:
логического нуля UOL, В
логической единицы UOH, В

UCC=max,
UCC=min

-
2,4

0,4
-
Относительная влажность воздуха Q, % TATB=+25 ° C - 98
Ускорение:
линейных нагрузок aL, м/,
многократных ударов am, м/,
одиночных ударов а, м/

-
-
-

-
-
-

500g
150g
1000g
Диапазон частот вибраций , Гц 1 500
Срок хранения в ЗИП tx, лет TATB=-60...+125 ° C - 15
Диапазон рабочих температур TATB, ° C - -10 70
Таблица №33. Основные временные параметры БИС комплекта К1804, нс
Наименование параметра Тип микросхемы
К1804ВС1 К1804ВС2 К1804ВУ1 К1804ВУ2 К1804ВУ3 К1804ВУ4 К1804ВУ5 К1804ВР1 К1804ВР2 К1804ИР1
Минимальное время цикла 100 120 100 100 50 35 90 - 60 60
Максимальная задержка передачи данных со входа на выход 95 110 102 102 36 79 69 15 43 12
Максимальное время предустановки сигналов на входах 69 68 50 50 - 64 68 - 30 5
Максимальное время удержания сигналов на входах 3 3 7 7 - 4 3 - 2 3
Минимальное время положительного состояния синхросигнала 30 30 30 30 - 35 20 - 10 7
Минимальное время отрицательного состояния синхросигнала 30 30 30 30 - 50 18 - 10 9

Электрические принципиальные схемы входных и выходных каскадов БИС серии К1804 приведены на рис. 12, а их основные электрические параметры — в табл. 34.

Таблица №34. Основные электрические и эксплуатационные параметры БИС серии К1804
Обозначение Тип каскада IIL/IIH
(мА/мкА)
IOL/IOH
(мА/мА)
Обозначение Тип каскада IIL/IIH
(мА/мкА)
IOL/IOH
(мА/мА)
ЦПЭ1 К1804ВС1
DI(3-0) I2 -0,72/40 - C, Z O3, O1 - 16*/-1,6
DO(3-0) O2 - 16*/-1,6 AA(3-0) I3 -0,36/20 -
CO O3 - 10*/-1,0 AB(3-0) I3 -0,36/20 -
V, P O3 - 8*/-0,8 MI(0-2, 6, 8) I2 -0,36/20 -
SR1, SL1 I1, O2 -0,8/100 6*/-0,6 MI(3-5, 7) O3 -0,71/40 -
SR2, SL2 I1, O2 -0,8/100 6*/-0,6 N - 6*/-0,6
CI I1 -3,6/200 -
ЦПЭ2 К1804ВС2
DA(3-0) I2 -0,72/40 - SR1, SL1 I1, O2 -0,72/90 8*/-0,8
DB(3-0) I2 -0,72/40 - SR2, SL2 I1, O2 -0,72/90 8*/-0,8
DY(3-0) I1, O2 -1/110 16*/-1,6 MI(4-0) I2 -0,72/40 -
AA(3-0) I3 -0,36/20 - MI(8-5) I2 -0,36/20 -
AB(3-0) I3 -0,36/20 - C1 I1 -3,6/120 -
P O3 - 10*/-0,8 MSW I1, O2 -0,72/90 8*/-0,8
G O3 - 18*/-1,6 LSS, WE, OEB,
EA, OEY, IEN
I3 -0,36/20 -
CO O3 - 8*/-0,8
БУП К1804ВР1
CI I1 -2/50 - G0, C2 I1 -14/350 -
P3 I1 -4/100 - C1 I1 -16/400 -
P2 I1 -6/150 - P, G O3 - 20/-1
P0, P1, G3 I1 -8/200 -
БУП К1804ВР2
I(C, Z, N, V) I2 -0,72/40 - CO, CC O2 - 8*/-0,8
MI(12-0) I2 -0,36/20 - EC, EZ, EN, EV I2 0,72/40 -
CI, OEY I2 -0,72/40 - CEM I1 -0,8/100 -
CEM, OECT I2 -0,72/40 - Y(C, Z, N, V) O2 - 8*/-0,8
CLK, SE I2 -0,72/40 - SL(2, 1) I1, O2 -0,8/100 6/-0,6
SR(2, 1) I1, O2 -0,8/100 6/-0,6
СМУ К1804ВУ1, К1804ВУ2
DI(3-0)** I3 -0,36/20 - CO O2 - 4/-2,6
DR(3-0)** I3 -0,36/20 - CI I3 -1,08/40 -
MIA(3-0) O2 - 12/-2,6 PUP, OE, RE I3 -0,72/40 -
OR(3-0) I3 -0,36/20 - FE, CLK, Z I3 -0,36/20 -
КМП К1804ВУ3
MI(3-0) I3 -0,36/20 - ME, FE, CTL O2 - 8*/-0,8
TST I3 -0,36/20 - CTE, FE, PUP O2 - 8*/-0,8
OE I3 -0,36/20 - S0, S1 O2 - 8*/-0,8
БМУ К1804ВУ4
DI(11-0) I2 -0,87/80 - CLK I2 -2,14/100 -
MI(3-0) I2 -0,72/40 - OE, RE I2 -0,72/40 -
EC, CI I2 -0,54/30 - MIA(11-0) O2 - 12/-1,6
FL O2 - 8/-1,6 CC I2 -1,31/50 -
VE, PE, ME O2 - 8/-1,6
КА К1804ВУ5
MI(4-0) I2 -0,72/40 - P, FL, EMP O3 - 12/-1,2
DY(3-0) O2 - 16/-1,6 CC I1 -0,66/50 -
G, CO, KO O3 - 16/-1,6 CI I1 -3,2/250 -
DI(3-0) I2 -0,36/20 - KI I2 -2,3/90 -
RE, IE I2 -0,72/40 - OE, CLK I2 -0,72/40 -
РГ К1804ИР1
DI(3-0) I1 -0,36/20 - CLK I1 -0,31/20 -
DO(3-0) O3 - 12/-0,66 OE I1 -0,36/20 -
DY(3-0) O2 - 12/-1
МПП1 К1804ВА1
DA(3-0) I2 -0,36/50 - DO(3-0) I3, O2 -0,36/50 48*/-1,6
DB(3-0) I2 -0,36/50 - DR(3-0) O2 - 48*/-1,6
WR1, EDR I2 -0,36/50 - WR2, EDO I2 -0,72/50 -
SED I2 -0,36/50 -
МПП2 К1804ВА2
DA(3-0) I2 -0,36/50 - WR2, EDO I2 -0,72/50 -
DO(3-0) I2, O2 -0,36/20 48*/-1,6 WR1, EDR I2 -0,36/50 -
DR(3-0) O2 - 48*/-1,6 M O2 - 48*/-1,6
МПП3 К1804ВА3
DA(3-0) I2 -0,36/50 - EDO I2 -0,72/20 -
DB(3-0) I2 -0,36/50 - WR1 I2 -0,36/50 -
DO(3-0) I2, O2 -0,36/50 48*/-1,6 WR2 I2 -0,72/20 -
DR(3-0) O2 - 48*/-1,6 SED I2 -0,36/20 -
Примечание. Ток IIH указан для UIH=2,4В
* Напряжение UOL
**В БИС К1804ВУ2 токи суммируются

Основные принципы применения БИС комплекта К1804

Рис. 13. Структура микроЭВМ «Электроника-81»

Их можно пояснить на примере микроЭВМ «Электроника-81», структура которой представлена на рис. 13. Машина имеет систему команд и интерфейс, унифицированные с технологической микроЭВМ «Электроника-60М». В состав процессора входят четыре ЦПЭ, БУП, КС, три СМУ, КМП.

Преддешифрация микрокоманд осуществляется в двух запрограммированных ПЛМ К556РТ2, все микропрограммы размещены в восьми БИС ППЗУ К556РТ7 с организацией 2048 х 8. К процессору подключен блок ОЗУ емкостью 128 слов, минимальное время цикла которого составляет 300 нc, число корпусов ИС БИС — 141, резисторов - 48, конденсаторов — 76, мощность потребления — около 30 В • А, габаритные размеры процессора 240 х 185 х 30 мм3, напряжения питания 5, 12, —12 В.